高速自动测试设备的未来
半导体工业正逐步向纳米制造工艺转变。纳米技术带来了巨大的好处：增加晶体管的数量几乎是免费的。另一方面，CMOS工艺发生了重大变化，纳米SOC出现了新的制造缺陷。第一个问题是，定时故障的数量在高频段增加。其他问题包括串扰、时钟偏移和同步以及高速I/O参数故障。由于其模拟特性，它们对来自相邻数字核的注入噪声特别敏感
为了解决测试质量和测试成本问题，人们正在研究新的测试设计技术和其他测试方法。特别是，交流扫描和内建自测试（BIST）/环回技术被越来越多地用于改善高速器件中与时序相关的故障
这些增强型架构的测试和开发是否需要千兆赫兹数据速率高速自动测试设备（ATE）？高速ATE系统中的高速功能和参数测试在未来还会继续需要吗？经济合理性等问题也将随之而来
纳米制造缺陷及其后果
改变缺陷特征的一个例子是与时间相关的故障的大量增加。这通常会导致高频故障，例如固定故障。与直流故障相比，相关的时序问题只能通过高速测试来检测
随着器件尺寸的减小，晶体管的关键参数（如栅氧化层厚度、阈值电压、有效晶体管长度、漏电流）增大。这都会影响时间
本质上，这将导致寄生参数的非理想缩放和非理想PCB布线的可变性。这些因素会引起芯片速度和功耗的巨大变化
电容串扰和RC互连延迟将进一步恶化小型器件的高速性能。互连引起的传输延迟控制着晶体管的栅极延迟。这种影响会影响设备的性能
对于这些复杂的纳米器件，传统的高速功能测试是针对信号完整性问题（如红外电压降、电感干扰、衬底耦合、电漂移等）进行的，而目前的模拟技术无法证明这些问题。高速测试还可以实现所需的定时关断
在新纳米设计产品的热潮中，低产量往往是一个问题，因为缺陷比以前的技术更依赖于应用。为了达到所要求的产品质量水平，需要进行更全面的测试。除了DFT功能外自动测量设备，高速功能测试还提供了主要的反馈回路，用于理解新制造过程中固有的失效机制
SoC设计中的同步
系统范围内的时钟同步是大量纳米设计中的主要问题之一。当高速设计的最小时钟周期减少时，由于在同一个芯片上集成了更多的元件，所以芯片尺寸仍然很大。因此，与互连延迟成正比的时钟偏差成为时钟周期的重要组成部分，而同步设计中的跨芯片通信需要多个时钟周期
为了解决这些问题，采用了复杂的时钟偏移消除技术。在大量的设计中，新的方法，如全局异步本地同步（gals），正在取代通常的定时方法。然而，在SoC设计中，不同域之间的数据传输必须重新同步。高速功能测试可以解决这类同步问题，但其他高速方法（如交流扫描）不能解决这类同步问题
高速I/O测试问题
目前，高性能SoC的设计包含了大量不同的高速I/O总线和协议。我们可以看到各种不同的信号传输类型，从同步双向到单向信号传输，从单端到低压差分信号传输。传统的宽、并行、源同步、时钟信号分离的总线结构正被窄、串行、嵌入式时钟技术所取代。在设备的接收端口，使用带有CDR单元的SerDes从输入数据流中提取时钟信号
@k9号@
PC芯片组设备是混合I/O类型的示例（图1））。例如，PCI-Express和s-ata都使用了具有单向低摆幅差分信号传输的嵌入式时钟技术。PCI Express可以包括2.5Gb/S数据速率，而S-ata数据速率1.5Gb/S或3gb/S仅支持一个通道
相反，DDR存储接口和Intel的前端总线（FSB）结构现在采用单端、双向和源同步技术。目前，FSB的800mb/s数据速率有望很快提高到1066mb/s，甚至达到100mb/sk12@6Gb/秒
为了适应硬件的变化和行业时间的不确定性，需要灵活的测试设备。它需要数百个高速引脚，但多时钟域的工作速率也是可变的，因为不同的接口必须同时测试
大量SerDes宏单元被集成到消费SOC器件中，这将导致复杂的I/O相关测试问题，如抖动相关的扩展参数测试。对于高度集成的SOC器件，这些测试显得更为重要，因为它们的大量内核可能会对有效的片外数据传输产生负面影响
高集成度的数字ate通道比传统的机架式或混合信号仪器更适合于参数测试。它需要几千兆赫的输入模拟带宽、低的固有系统抖动和高的定时精度。由于高速功能测试是针对所有这些测试问题进行的，因此高速功能测试仍然是验证芯片正确逻辑和电气性能的主要工具。这是高速器件调试和特性化过程中的两个主要任务
全速功能测试与全速DFT并存
随着测试成本的不断降低自动测量设备，片上测试能力资源的广泛开发和应用不断推进。为了测试相关的时序问题，传输故障的全速结构测试、关键路径的路径延迟测试和BIST/loopback技术得到了越来越多的应用
结构全速法的一个例子是AC-scan，EDA工具对AC-scan的支持也在不断提高。然而，交流扫描测试期间的切换动作与功能测试完全不同。因此，它不能模拟实际的应用条件。因此，这种方法需要实际功能测试的广泛相关性
即使存在良好的相关性，仍然会存在其他可能的问题，导致产量损失增加或试验泄漏
不准确的延迟测试可能是导致屈服损失和测试泄漏的另一个原因。只有几十皮秒的延迟路径测量误差相当于内部时钟周期的5%。到目前为止，对延迟路径测量增加公差的方法还不清楚，因此这些误差可能导致成品率损失或测试泄漏
将片上BIST与串行环回相结合是另一种流行的全速产品测试技术，特别是SerDes I/O单元测试技术。使用专用ate环回卡（如Agilent 93000 BIST）Assist6.4）可以增强测试范围，除了基本的函数测试外，还支持参数测量（图2））
@k17号公路@
虽然DFT等低成本技术是高速器件许多高频I/O特性最经济的测试方案，但对ate仍有很强的要求。希望ate能够提供全速的激励和捕获，特别是在产品定型之前。当DFT完全取代全速功能测试时，故障覆盖率趋于折衷。这可能是一个潜在的风险，尤其是对于将流程技术推向极限的新I/O技术而言
另外，DFT技术还比较成熟，不同的硅供应商遵循不同的DFT发展策略。因此，全速DFT并不总是在整个行业中实施。即使在生产中，在可预见的未来，整个行业也不会希望用全速DFT完全取代全速功能测试
高速ate通道的关键要求
针对ate的设计特点，ate的高速驱动和采集能力必须与高定时精度相匹配。同样重要的是，必须提供的ate功能是经济的，因为半导体制造商面临巨大的成本压力
高速ate要求如下：
·高灵活性：它的功能包括多种I/O类型
·完全可测量：它的能力包括所需的速度和所需的引脚资源的整个范围。数据速率从几百兆赫到几千兆赫不等，所需的引脚数高达2000个
·高性能：高精度和快速吞吐量
·多时钟域支持
·负担得起的成本
结论
不管目前的进展如何，全速度结构和基于BIST的环回测试不太可能解决所有与纳米制造缺陷相关的问题。随着大多数产品的生命周期越来越短，检测和优化DFT电路以达到要求的水平变得越来越困难
在许多情况下，基于DFT的技术将与数量有限的功能全速图形共存，这可以填补纯DFT技术的泄漏测试范围。因此，提供高速、高密度
